芯片发展学习笔记：AI 算力从哪里来
大模型每一次能力的跃升，背后都是算力在烧。这份笔记沿着"晶体管 → CPU → GPU → 制程微缩 → 先进封装"的主线，整理支撑 AI 的芯片技术是如何一步步发展而来的。
1. 晶体管与摩尔定律：一切的起点
1947 年贝尔实验室发明晶体管，用"半导体开关"取代了真空管。1965 年摩尔观察到 集成电路上的晶体管数量大约每两年翻一番——这个经验规律（摩尔定律）在此后半个世纪里 一直是整个行业的事实路线图。今天一颗旗舰手机 SoC 上集成的晶体管数以百亿计， AI 加速芯片则普遍超过千亿。
2. 从 CPU 到 GPU：为什么 AI 偏爱后者
CPU 擅长复杂的串行逻辑：少量核心、大量缓存与分支预测。而神经网络训练的本质是 海量、彼此独立的矩阵乘加运算——正好对上 GPU 的设计哲学：数千个小核心并行吞吐。 深度学习在 2012 年前后起飞（AlexNet 用两块消费级 GPU 训练 ImageNet）， 此后 GPU 从"顺手干活的图形卡"演化为专门的 AI 加速器：加入张量核心、 低精度计算单元（FP16/BF16/FP8），互联也从 PCIe 发展到专门的高速 NVLink 组网。
3. 制程微缩：越走越难的路
"7nm、5nm、3nm"指的是制程节点，大致对应晶体管的特征尺寸。尺寸越小， 同样面积能塞进的晶体管越多，开关更快也更省电。但物理极限越来越近：漏电、 量子隧穿、光刻精度（极紫外光刻机 EUV 的波长只有 13.5nm）都在抬升成本与难度。 行业的应对包括 FinFET 转向全环绕栅极（GAA）晶体管、背面供电等新结构—— 微缩没有停，但每一步都比上一步贵得多。
4. HBM 与先进封装：摩尔定律放缓后的另一条路
当"平面越缩越密"变难，产业转向"往上堆、往旁边拼"：
- HBM（高带宽内存）：把 DRAM 芯片垂直堆叠后紧贴 GPU 封装， 数据通道宽得多。大模型推理的瓶颈常常不是算力而是"喂饱算力的数据搬运"， 显存带宽因此成了旗舰 AI 芯片的军备竞赛。
- Chiplet（芯粒）与 2.5D/3D 封装：把大芯片拆成多个小芯粒， 用先进封装拼装互连。良率更高、成本更灵活，还能混合不同工艺的模块—— 这已经是当代 AI 芯片的主流形态。
5. AI 加速器格局：一超多强
NVIDIA 凭借硬件 + CUDA 软件生态长期占据训练市场主导地位；AMD 以 MI 系列追赶； Google TPU 等自研 ASIC 走专用路线；国内则在成熟制程 + 算法优化 + 国产 软件栈的路线上发展自己的训练与推理芯片。对学习者来说值得记住的是： 芯片竞争的胜负手早已不只是晶体管，还有软件生态与互联标准。
6. 学习小结
把这条线串起来看：摩尔定律给出晶体管红利 → 深度学习把红利兑换成算力需求 → GPU 特化 + 制程微缩 + HBM/先进封装三路并进 → 芯片能力反过来定义了大模型的 参数规模与推理成本。理解 AI，绕不开理解给 AI 供电的这些硅片。
